Training

Aprende a describir y validar lógica digital en Verilog/SystemVerilog, desde la creación de módulos, hasta su simulación y síntesis con herramientas open-source como Icarus Verilog y OpenLane. Domina las mejores prácticas para el desarrollo de circuitos integrados digitales, camas de prueba y generación de GDSII para proyectos reales de semiconductores.

Domina las metodologías de verificación funcional para garantizar la correcta operación de tu diseño digital previo a la síntesis. Aprende a crear entornos de prueba modulares y reutilizables con SystemVerilog y UVM (Universal Verification Methodology), desarrollando camas de prueba que validen exhaustivamente tu diseño RTL.

Explora la arquitectura abierta RISC-V desde su conjunto de instrucciones básico hasta extensiones avanzadas. Comprende conceptos avanzados como segmentación, manejo de sistema de memoria multi jerárquicos, control de excepciones y coherencia de caché. Implementa tu propio núcleo RISC-V en HDL, simúlalo, optimízalo y aprende a integrar periféricos básicos usando toolchains libres como GCC y Spike.

Aprende a transformar tu diseño RTL a layout en un archivo GDSII listo para fabricación. Domina el flujo de síntesis con OpenLane, optimización de timing, DRC/LVS con KLayout y generación automatizada de máscaras. Al finalizar, obtendrás tu propio GDSII validado y conocerás los pasos necesarios para el envío a foundry y producción de tu chip.